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計算機組成原理第六版課后答案,杭電計算機組成原理實驗九R-I,杭電計組實驗9-實現R-I型指令的CPU設計實驗.doc

計算機組成原理第六版課后答案,杭電計算機組成原理實驗九R-I,杭電計組實驗9-實現R-I型指令的CPU設計實驗.doc

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計算機組成原理第六版課后答案?實驗報告

2018 年 6 月 1 日 成績:

姓名 陽光男 學號班級專業 計算機科學與技術 課程名稱

計算機組成原理課程設計報告。《計算機組成原理與系統結構

試驗》

任課老

大一計算機基礎實驗報告答案,師

張翔老師

指導老

微機原理與接口技術實驗報告、師

張翔老師 機位號 無

實驗序

9

實驗名

《實驗九 實現 R-I 型指令的 CPU 設計實驗》

實驗時

2018/6/2

實驗地

1 教 221

實驗設

備號

個人電腦

一、實驗程序源代碼

頂層 RI 型指令 CPU 模塊測試文件:

module test;

// Inputs

reg rst;

reg clk;

// Outputs

wire ZF;

wire OF;

wire [31:0] F;

wire [31:0] M_R_Data;

// Instantiate the Unit Under Test (UUT)

TOP_RI_CPU uut (

.rst(rst),

.clk(clk),

.ZF(ZF),

.OF(OF),

.F(F),

.M_R_Data(M_R_Data)

);

initial begin

// Initialize Inputs

rst = 0;

clk = 0;

// Wait 100 ns for global reset to finish

#100;

clk=1;

// Add stimulus here

forever

begin

#50;

clk=~clk;

end

end

endmodule

頂層 LED 驗證模塊:

module TOP_LED(clk_100MHz,oclk,rst,SW,LED);

input clk_100MHz;

input oclk,rst;

input [3:0]SW;

output reg[7:0]LED;

wire rclk;

wire ZF,OF;

wire [31:0]F;

wire [31:0]M_R_Data;

xiaodou doudong(clk_100MHz,oclk,rclk);

TOP_RI_CPU(clk_100MHz,rst,rclk,ZF,OF,F,M_R_Data);

always@(*)

begin

case(SW)

3'b0000:LED=F[7:0];

3'b0001:LED=F[15:8];

3'b0010:LED=F[23:16];

3'b0011:LED=F[31:24];

3'b0100:LED=M_R_Data[7:0];

3'b0101:LED=M_R_Data[15:8];

3'b0110:LED=M_R_Data[23:16];

3'b0111:LED=M_R_Data[31:24];

3'b1111:begin LED[7:2]=0;LED[1]=OF;LED[0]=ZF;end

default:LED=0;

endcase

end

endmodule

頂層 RI 型指令 CPU 模塊

module TOP_RI_CPU(input rst,input clk,output ZF,output OF,output [31:0]F,output

[31:0]M_R_Data);

wire Write_Reg;

wire [31:0]Inst_code;

wire [4:0]rs;

wire [4:0]rt;

wire [4:0]rd;

wire [31:0]rs_data;

wire [31:0]rt_data;

wire [31:0]rd_data;

wire [31:0]imm_data;

wire [15:0]imm;

wire rd_rt_s;

wire imm_s;

wire Mem_Write;

wire alu_mem_s;

wire [31:0]W_Addr;

wire [31:0]W_Data;

wire [31:0]R_Data_A;

wire [31:0]R_Data_B;

wire [31:0]F;

wire [31:0]ALU_B;

wire [2:0]ALU_OP;

pc pc_connect(clk,rst,Inst_code);

OP_YIMA

op(Inst_code,ALU_OP,rs,rt,rd,Write_Reg,imm,rd_rt_s,imm_s,rt_imm_s,Mem_Write,alu_mem_s);

assign W_Addr=(rd_rt_s)?rt:rd;

assign imm_data=(imm_s)?{{16{imm[15]}},imm}:{{16{1'b0}},imm};

Register_file R_connect(rs,rt,W_Addr,Write_Reg,W_Data,~clk,rst,

https://www.nshth.com/python/338840.html
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